Chips CI programables XC3S50A-4VQG100C Spartan-3 FPGA matrices de puertas programables en campo

Familia Spartan-3 FPGA

Introducción

La familia Spartan®-3 de arreglos de puertas programables en campo está específicamente diseñada para satisfacer las necesidades de aplicaciones electrónicas de consumo de alto volumen y sensibles a los costos.La familia de ocho miembros ofrece densidades que van desde 50 000 hasta cinco millones de puertas de sistema, como se muestra en la Tabla 1.

La familia Spartan-3 se basa en el éxito de la familia Spartan-IIE anterior al aumentar la cantidad de recursos lógicos, la capacidad de RAM interna, la cantidad total de E/S y el nivel general de rendimiento, así como al mejorar el reloj. funciones administrativas.Numerosas mejoras se derivan de la tecnología de la plataforma Virtex®-II.Estas mejoras de Spartan-3 FPGA, combinadas con tecnología de proceso avanzada, brindan más funcionalidad y ancho de banda por dólar de lo que era posible anteriormente, estableciendo nuevos estándares en la industria de la lógica programable.

Debido a su costo excepcionalmente bajo, los FPGA Spartan-3 son ideales para una amplia gama de aplicaciones de electrónica de consumo, incluido el acceso de banda ancha, redes domésticas, visualización/proyección y equipos de televisión digital.

La familia Spartan-3 es una alternativa superior a los ASIC programados con máscara.Los FPGA evitan el alto costo inicial, los largos ciclos de desarrollo y la inflexibilidad inherente de los ASIC convencionales.Además, la programabilidad de FPGA permite actualizaciones de diseño en el campo sin necesidad de reemplazar el hardware, algo imposible con los ASIC.

Los FPGA Spartan-3 son la primera plataforma entre varias dentro de los FPGA de generación Spartan-3.

Características

• Solución lógica de bajo costo y alto rendimiento para aplicaciones de gran volumen orientadas al consumidor

- Densidades de hasta 74.880 celdas lógicas

• Señalización de la interfaz SelectIO™

- Hasta 633 pines de E/S

- Velocidad de transferencia de datos de 622 Mb/s por E/S

- 18 estándares de señal de un solo extremo

- 8 estándares de E/S diferenciales, incluidos LVDS, RSDS

- Terminación por Impedancia Controlada Digitalmente

- Oscilación de la señal que va desde 1,14 V a 3,465 V

- Compatibilidad con doble velocidad de datos (DDR)

- Soporte DDR, DDR2 SDRAM hasta 333 Mbps

• Recursos lógicos

- Abundantes celdas lógicas con capacidad de registro de desplazamiento

- Multiplexores anchos y rápidos

- Lógica de acarreo de anticipación rápida

- Multiplicadores 18 x 18 dedicados

- Lógica JTAG compatible con IEEE 1149.1/1532

• Memoria jerárquica SelectRAM™

- Hasta 1.872 Kbits de RAM de bloque total

- Hasta 520 Kbits de RAM total distribuida

• Administrador de reloj digital (hasta cuatro DCM)

- Eliminación de sesgo de reloj

- Síntesis de frecuencia

- Cambio de fase de alta resolución

• Ocho líneas de reloj global y enrutamiento abundante

• Totalmente compatible con los sistemas de desarrollo de software Xilinx ISE® y WebPACK™

• Procesador MicroBlaze™ y PicoBlaze™, PCI®, PCI Express® PIPE Endpoint y otros núcleos IP

• Opciones de empaque sin plomo

• Variante automotriz de la familia Spartan-3 XA

Índices absolutos máximos

Notas:

1. Las tensiones más allá de las enumeradas en Valores nominales máximos absolutos pueden causar daños permanentes al dispositivo.Estas son solo clasificaciones de estrés;No se implica el funcionamiento funcional del dispositivo en estas o en cualquier otra condición más allá de las enumeradas en las Condiciones de funcionamiento recomendadas.La exposición a condiciones de índices máximos absolutos durante períodos prolongados afecta negativamente la confiabilidad del dispositivo.

2. Todos los pines de E/S de usuario y de doble propósito (DIN/D0, D1–D7, CS_B, RDWR_B, BUSY/DOUT e INIT_B) consumen energía del riel de alimentación VCCO del banco asociado.Mantener el VIN dentro de los 500 mV de los rieles VCCO asociados o el riel de tierra garantiza que las uniones de diodos internos que existen entre cada uno de estos pines y los rieles VCCO y GND no se enciendan.La Tabla 31 especifica el rango de VCCO utilizado para determinar el límite máximo.Los voltajes de entrada fuera del rango de voltaje de -0.5V a VCCO+0.5V están permitidos siempre que se cumpla con la clasificación del diodo de abrazadera de entrada IIK y no más de 100 pines excedan el rango simultáneamente.Los límites de VIN se aplican a los componentes de CC y CA de las señales.Hay disponibles soluciones de aplicaciones simples que muestran cómo manejar el sobreimpulso/insuficiencia, así como lograr el cumplimiento de PCI.Consulte las siguientes notas de aplicación: "Alimentación y configuración de FPGA de generación Spartan-3 en aplicaciones compatibles con PCI" (XAPP457) y "Pautas de diseño de Virtex®-II Pro / Virtex-II Pro X 3.3VI/O" (XAPP659).

3. Todos los pines dedicados (M0–M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO y TMS) consumen energía del riel VCCAUX (2,5 V).Cumplir con el límite máximo de VIN garantiza que las uniones de diodos internos que existen entre cada uno de estos pines y el riel VCCAUX no se enciendan.La Tabla 31 especifica el rango de VCCAUX utilizado para determinar el límite máximo.Cuando VCCAUX está en su nivel operativo máximo recomendado (2,625 V), VIN máx < 3,125 V.Siempre que se cumpla la especificación VIN max, no es posible el estrés por óxido.Para obtener información sobre el uso de señales de 3,3 V, consulte Interfaz de configuración tolerante a 3,3 V, página 46. Consulte XAPP459, "Eliminación de los efectos de acoplamiento de E/S cuando se conectan señales de un solo extremo de oscilación grande a pines de E/S de usuario".

4. Para conocer las pautas de soldadura, consulte "Empaque del dispositivo y características térmicas" (UG112) y "Pautas de implementación y reflujo de soldadura para paquetes sin plomo" (XAPP427).

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