MT48LC32M8A2FB-75: D TR chips IC programables DRAM síncrona 256Mb x4 x8 x16 SDRAM

DRAM síncrona 256Mb x4 x8 x16 SDRAM de chips IC programables MT48LC32M8A2

DRAM síncrona

MT48LC64M4A2 – 16 Megas x 4 x 4 bancos

MT48LC32M8A2 – 8 Megas x 8 x 4 bancos

MT48LC16M16A2 – 4 Megas x 16 x 4 bancos

Características

• Compatible con PC100 y PC133

• Totalmente sincrónico;todas las señales registradas en el borde positivo del reloj del sistema

• Operación canalizada interna;la dirección de la columna se puede cambiar cada ciclo de reloj

• Bancos internos para ocultar el acceso a filas/precarga

• Longitudes de ráfaga programables: 1, 2, 4, 8 o página completa

• Precarga automática, incluye precarga automática simultánea y modos de actualización automática

• Modo de actualización automática

• 64 ms, actualización de 8192 ciclos

• Entradas y salidas compatibles con LVTTL

• Fuente de alimentación única de +3,3 V ±0,3 V

Marcado de opciones

• Configuraciones

– 64 Megas x 4 (16 Megas x 4 x 4 bancos) 64M4

– 32 Megas x 8 (8 Megas x 8 x 4 bancos) 32M8

– 16 Megas x 16 (4 Megas x 16 x 4 bancos) 16M16

• Recuperación de escritura (^tWR)

–^tWR = "2 CLK"¹A2

• Envase de plástico – OCPL²

– OCPL TSOP II de 54 pines²(400 mil) TG

(estándar)

– TSOP II OCPL2 de 54 pines (400 mil) P

Gratis PB

– FBGA de 60 bolas (x4, x8) (8 mm x 16 mm) FB

– FBGA de 60 bolas (x4, x8) BB sin Pb

(8 mm x 16 mm)

– VFBGA de 54 bolas (x16) (8 mm x 14 mm) FG

– VFBGA de 54 bolas (x16) BG sin Pb

(8 mm x 14 mm)

• Temporización (tiempo de ciclo)

– 6.0ns @ CL = 3 (x8, x16 solamente) -6A

– 7,5 ns @ CL = 3 (PC133) -75

– 7,5 ns @ CL = 2 (PC133) -7E

• Actualización automática

– Estándar Ninguno

– Baja potencia L³

• Rango de temperatura de funcionamiento

– Comercial (0°C a +70°C) Ninguno

– Industrial (–40 °C a +85 °C) TI

• Revisión del diseño: D

Notas: 1. Consulte la nota técnica de Micron: TN-48-05.

2. Línea de separación descentrada.

3. Comuníquese con Micron para conocer la disponibilidad.

Descripción general

La SDRAM de 256 Mb es una memoria dinámica de acceso aleatorio CMOS de alta velocidad que contiene 268 435 456 bits.Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el flanco positivo de la señal de reloj, CLK).Cada uno de los bancos de 67.108.864 bits del x4 está organizado en 8.192 filas por 2.048 columnas por 4 bits.Cada uno de los bancos de 67.108.864 bits del x8 está organizado en 8.192 filas por 1.024 columnas por 8 bits.Cada uno de los bancos de 67.108.864 bits del x16 está organizado en 8.192 filas por 512 columnas por 16 bits.

Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas;los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada.Los accesos comienzan con el registro de un comando ACTIVO, al que sigue un comando de LECTURA o ESCRITURA.Los bits de dirección registrados coincidentes con el comando ACTIVE se utilizan para seleccionar el banco y la fila a acceder (BA0, BA1 seleccionan el banco; A0–A12 seleccionan la fila).Los bits de dirección registrados coincidentes con el comando READ o WRITE se utilizan para seleccionar la ubicación de la columna inicial para el acceso de ráfaga.

La SDRAM proporciona longitudes de ráfaga de lectura o escritura programables (BL) de 1, 2, 4 u 8 ubicaciones, o la página completa, con una opción de terminación de ráfaga.Se puede habilitar una función de precarga automática para proporcionar una precarga de fila autotemporizada que se inicia al final de la secuencia de ráfagas.

La SDRAM de 256 Mb utiliza una arquitectura canalizada interna para lograr un funcionamiento de alta velocidad.Esta arquitectura es compatible con la regla 2n de las arquitecturas de captación previa, pero también permite que la dirección de la columna se cambie en cada ciclo de reloj para lograr un acceso completamente aleatorio de alta velocidad.Precargar un banco mientras se accede a uno de los otros tres ocultará los ciclos de PRECARGA y proporcionará una operación de acceso aleatorio, de alta velocidad y sin inconvenientes.

La SDRAM de 256 Mb está diseñada para funcionar en sistemas de memoria de 3,3 V.Se proporciona un modo de actualización automática, junto con un modo de apagado y ahorro de energía.Todas las entradas y salidas son compatibles con LVTTL.

Las SDRAM ofrecen avances sustanciales en el rendimiento operativo de la DRAM, incluida la capacidad de ráfagas de datos sincrónicamente a una alta velocidad de datos con generación automática de direcciones de columna, la capacidad de intercalar entre bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada ciclo de reloj durante un acceso de ráfaga.

Diagrama de bloques funcionales de SDRAM de 64 Meg x 4

Diagrama de bloques funcionales de 32 Meg x 8 SDRAM

Diagrama de bloques funcionales de SDRAM de 16 Megas x 16