Descripción general de la familia Virtex-5 nueva y original XC5VSX95T-1FF1136C

Descripción general de la familia Virtex-5

Descripción general

La familia Virtex®-5 proporciona las características más nuevas y potentes del mercado de FPGA.Utilizando la arquitectura basada en columnas ASMBL™ (Advanced Silicon Modular Block) de segunda generación, la familia Virtex-5 contiene cinco plataformas distintas (subfamilias), la mayor variedad que ofrece cualquier familia de FPGA.Cada plataforma contiene una proporción diferente de funciones para abordar las necesidades de una amplia variedad de diseños lógicos avanzados.Además de la estructura lógica de alto rendimiento más avanzada, los FPGA Virtex-5 contienen muchos bloques de nivel de sistema de IP duro, incluidos potentes RAM/FIFO de bloque de 36 Kbit, segmentos DSP de 25 x 18 de segunda generación, tecnología SelectIO™ con en impedancia controlada digitalmente, bloques de interfaz síncrona de fuente ChipSync™, funcionalidad de monitor de sistema, mosaicos de administración de reloj mejorados con DCM (administradores de reloj digital) integrados y generadores de reloj de bucle de bloqueo de fase (PLL), y opciones de configuración avanzadas.Las características adicionales dependientes de la plataforma incluyen bloques transceptores seriales de alta velocidad y potencia optimizada para una conectividad serial mejorada, bloques Endpoint integrados compatibles con PCI Express®, MAC Ethernet trimodal (controladores de acceso a medios) y bloques integrados de microprocesador PowerPC® 440 de alto rendimiento.Estas funciones permiten a los diseñadores lógicos avanzados crear los más altos niveles de rendimiento y funcionalidad en sus sistemas basados ​​en FPGA.Construidos sobre una tecnología de proceso de cobre de última generación de 65 nm, los FPGA Virtex-5 son una alternativa programable a la tecnología ASIC personalizada.Los diseños de sistemas más avanzados requieren la fuerza programable de los FPGA.Los FPGA Virtex-5 ofrecen la mejor solución para abordar las necesidades de los diseñadores lógicos de alto rendimiento, los diseñadores de DSP de alto rendimiento y los diseñadores de sistemas integrados de alto rendimiento con capacidades sin precedentes de lógica, DSP, microprocesador duro/soft y conectividad.Las plataformas Virtex-5 LXT, SXT, TXT y FXT incluyen conectividad serial avanzada de alta velocidad y capacidad de capa de enlace/transacción

Resumen de las características de Virtex-5 FPGA

• Cinco plataformas LX, LXT, SXT, TXT y FXT

− Virtex-5 LX: aplicaciones de lógica general de alto rendimiento

− Virtex-5 LXT: Lógica de alto rendimiento con conectividad serial avanzada

− Virtex-5 SXT: aplicaciones de procesamiento de señales de alto rendimiento con conectividad serie avanzada

− Virtex-5 TXT: Sistemas de altas prestaciones con conectividad serie avanzada de doble densidad

− Virtex-5 FXT: Sistemas embebidos de alto rendimiento con conectividad serial avanzada

• Compatibilidad multiplataforma

− Los dispositivos LXT, SXT y FXT son compatibles con el espacio en el mismo paquete usando voltaje ajustable

reguladores

• La estructura FPGA más avanzada, de alto rendimiento y uso óptimo

− Tecnología de tabla de consulta (LUT) de 6 entradas reales

− Opción doble de 5 LUT

− Enrutamiento de salto reducido mejorado

− Opción de RAM distribuida de 64 bits

− Opción SRL32/Doble SRL16

• Potente reloj de mosaico de administración de reloj (CMT)

− Bloques de administrador de reloj digital (DCM) para almacenamiento en búfer de retardo cero, síntesis de frecuencia y fase de reloj

cambiando

− Bloques PLL para filtrado de fluctuación de fase de entrada, almacenamiento en búfer de retardo cero, síntesis de frecuencia y ajuste de fase

división de reloj

• Bloques de RAM/FIFO de 36 Kbit

− Verdaderos bloques de RAM de doble puerto

− Lógica FIFO programable opcional mejorada

− Programable

- Verdaderos anchos de puerto dual hasta x36

- Anchos simples de doble puerto hasta x72

− Circuito de corrección de errores opcional integrado

− Opcionalmente programe cada bloque como dos bloques independientes de 18 Kbit

• Tecnología SelectIO paralela de alto rendimiento

− 1.2 a 3.3 Operación VI/O

− Interfaz síncrona de origen utilizando la tecnología ChipSync™

− Terminación activa de impedancia controlada digitalmente (DCI)

− Bancos de E/S flexibles y detallados

− Compatibilidad con interfaz de memoria de alta velocidad

• Cortes DSP48E avanzados

− 25 x 18, complemento a dos, multiplicación

− Sumador, restador y acumulador opcionales

− Canalización opcional

− Funcionalidad lógica bit a bit opcional

− Conexiones en cascada dedicadas

• Opciones de configuración flexibles

− Interfaz SPI y FLASH paralelo

− Compatibilidad con varios flujos de bits con lógica de reconfiguración alternativa dedicada

− Capacidad de detección automática de ancho de bus

• Capacidad de monitoreo del sistema en todos los dispositivos

− Monitoreo térmico en chip/fuera de chip

− Supervisión de la fuente de alimentación en chip/fuera de chip

− Acceso JTAG a todas las cantidades monitoreadas

• Bloques Endpoint integrados para diseños PCI Express

− Plataformas LXT, SXT, TXT y FXT

− Cumple con la especificación base PCI Express 1.1

− Soporte de carril x1, x4 o x8 por bloque

− Funciona junto con los transceptores RocketIO™

• MAC Ethernet trimodal de 10/100/1000 Mb/s

− Plataformas LXT, SXT, TXT y FXT

− Los transceptores RocketIO se pueden usar como PHY o conectarse a PHY externos usando muchos software MII

(Interfaz independiente de medios) opciones

• Transceptores RocketIO GTP de 100 Mb/s a 3,75 Gb/s

− Plataformas LXT y SXT

• Transceptores RocketIO GTX de 150 Mb/s a 6,5 ​​Gb/s

− Plataformas TXT y FXT

• Microprocesadores PowerPC 440

− Solo plataforma FXT

− Arquitectura RISC

− Tubería de 7 etapas

− Cachés de datos e instrucciones de 32 Kbytes incluidos

− Estructura de interfaz de procesador optimizada (barra cruzada)

• Tecnología de proceso CMOS de cobre de 65 nm

• Tensión de núcleo de 1,0 V

• Empaque flip-chip de alta integridad de señal disponible en opciones de paquete estándar o sin Pb

Lógica Virtex-5 FPGA

• En promedio, mejora de uno a dos grados de velocidad con respecto a los dispositivos Virtex-4

• Registros de desplazamiento variable de 32 bits conectables en cascada o capacidad de memoria distribuida de 64 bits

• La arquitectura de enrutamiento superior con enrutamiento diagonal mejorado admite conectividad de bloque a bloque

con saltos mínimos

• Hasta 330.000 celdas lógicas que incluyen:

− Hasta 207.360 flip-flops internos de fabric con habilitación de reloj (XC5VLX330)

− Hasta 207 360 tablas de búsqueda (LUT) reales de 6 entradas con más de 13 millones de bits de LUT en total

− Dos salidas para el modo dual 5-LUT brindan una mejor utilización

− Multiplexores de expansión lógica y registros de E/S

Tecnología de reloj de 550 MHz

• Hasta seis mosaicos de administración de reloj (CMT)

− Cada CMT contiene dos DCM y un PLL, hasta dieciocho generadores de reloj en total

− Cascada flexible de DCM a PLL o de PLL a DCM

− Alineación de reloj de precisión y cambio de fase

− Síntesis de frecuencia flexible

− Múltiples modos de funcionamiento para facilitar las decisiones de compensación de rendimiento

− Frecuencia máxima de entrada/salida mejorada

− Resolución de cambio de fase de grano fino

− Filtrado de fluctuaciones de entrada

− Operación de baja potencia

− Amplio rango de cambio de fase

• Estructura de árbol de reloj diferencial para sincronización optimizada de bajo jitter y ciclo de trabajo preciso

• 32 redes de relojes globales

• Relojes regionales, de E/S y locales además de relojes globales

Tecnología SelectIO

• Hasta 1200 E/S de usuario

• Amplia selección de estándares de E/S de 1,2 V a 3,3 V

• Rendimiento extremadamente alto

− Hasta 800 Mb/s HSTL y SSTL (en todas las E/S de un solo extremo)

− Hasta 1,25 Gb/s LVDS (en todos los pares de E/S diferenciales)

• Verdadera terminación diferencial en chip

• Misma captura de borde en E/S de entrada y salida

• Amplio soporte de interfaz de memoria

Memoria de bloque integrada de 550 MHz

• Hasta 16,4 Mbits de memoria de bloque integrada

• Bloques de 36 Kbit con modo dual opcional de 18 Kbit

• Verdaderas celdas RAM de dos puertos

• Selección de ancho de puerto independiente (x1 a x72)

− Hasta x36 en total por puerto para una verdadera operación de puerto dual

− Hasta x72 en total por puerto para una operación simple de dos puertos (un puerto de lectura y un puerto de escritura)

− Bits de memoria más soporte de memoria de paridad/banda lateral para anchos x9, x18, x36 y x72

− Configuraciones desde 32K x 1 hasta 512 x 72 (8K x 4 hasta 512 x 72 para funcionamiento FIFO)

• Lógica de soporte FIFO multitasa

− Indicador de Lleno y Vacío con indicadores Casi Lleno y Casi Vacío completamente programables

• Soporte FIFO síncrono sin incertidumbre de bandera

• Etapas de tubería opcionales para un mayor rendimiento

• Capacidad de escritura de bytes

• Enrutamiento en cascada dedicado para formar una memoria de 64 000 x 1 sin utilizar el enrutamiento FPGA

• ECC integrado opcional para requisitos de memoria de alta confiabilidad

• Diseño especial de potencia reducida para operación de 18 Kbit (e inferior)

Rebanadas DSP48E de 550 MHz

• 25 x 18 multiplicación en complemento a dos

• Etapas de canalización opcionales para mejorar el rendimiento

• Acumulador opcional de 48 bits para operación de acumulación múltiple (MACC) con acumulador opcional

cascada a 96 bits

• Sumador integrado para operación de multiplicación compleja o suma múltiple

• Modos de operación lógica bit a bit opcionales

• Registros C independientes por segmento

• Totalmente conectable en cascada en una columna DSP sin recursos de enrutamiento externos