MT48LC8M16A2P-6A IT: L DRAM SINCRÓNICA del microprocesador del circuito integrado

128Mb: x4, x8, x16 SDRAM

DRAM SINCRÓNICA

MT48LC32M4A2 – 8 Megas x 4 x 4 bancos

MT48LC16M8A2 – 4 Megas x 8 x 4 bancos

MT48LC8M16A2 – 2 Megas x 16 x 4 bancos

CARACTERÍSTICAS

• Compatible con PC100 y PC133

• Totalmente sincrónico;todas las señales registradas en el borde positivo del reloj del sistema

• Operación canalizada interna;la dirección de la columna se puede cambiar cada ciclo de reloj

• Bancos internos para ocultar el acceso a filas/precarga

• Longitudes de ráfaga programables: 1, 2, 4, 8 o página completa

• Precarga automática, incluye PRECARGA AUTOMÁTICA CONCURRENTE y Modos de actualización automática

• Modo de actualización automática;estándar y de baja potencia

• 64 ms, actualización de 4096 ciclos

• Entradas y salidas compatibles con LVTTL

• Fuente de alimentación única de +3,3 V ±0,3 V

OPCIONES MARCADO

• Configuraciones

32 Megas x 4 (8 Megas x 4 x 4 bancos) 32M4

16 Megas x 8 (4 Megas x 8 x 4 bancos) 16M8

8 Megas x 16 (2 Megas x 16 x 4 bancos) 8M16

• ESCRIBIR Recuperación (^tWR)

^tWR = "2 CLK"¹A2

• Paquete/Distribución de pines

Paquete de plástico – OCPL²

 TSOP II de 54 pines (400 mil) TG

FBGA de 60 bolas (8 mm x 16 mm) FB^3,6

FBGA de 60 bolas (11 mm x 13 mm) FC^3,6

• Temporización (Tiempo de ciclo)

10ns @ CL = 2 (PC100) -8E^3,4,5

7,5 ns @ CL = 3 (PC133) -75

7,5 ns @ CL = 2 (PC133) -7E

• Actualización automática

Estándar Ninguno

Baja potencia L

• Rango de temperatura de funcionamiento

Comercial (0 ℃ a +70 ℃) Ninguno

Industrial (-40 ℃ a +85 ℃) TI³

Ejemplo de número de pieza: MT48LC16M8A2TG-7E

NOTA:

1. Consulte la Nota técnica de Micron: TN-48-05.

2. Línea de separación descentrada.

3. Consulte a Micron por disponibilidad.

4. No recomendado para nuevos diseños.

5. Se muestra para la compatibilidad con PC100.6. Consulte la página 59 para ver la tabla de marcado de dispositivos FBGA.

DESCRIPCIÓN GENERAL

La Micron® 128Mb SDRAM es una memoria dinámica de acceso aleatorio CMOS de alta velocidad que contiene 134,217,728 bits.Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el flanco positivo de la señal de reloj, CLK).Cada uno de los bancos de 33.554.432 bits del x4 está organizado en 4.096 filas por 2.048 columnas por 4 bits.Cada uno de los bancos de 33.554.432 bits del x8 está organizado en 4.096 filas por 1.024 columnas por 8 bits.Cada uno de los bancos de 33 554 432 bits del x16 está organizado en 4096 filas por 512 columnas por 16 bits.

Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas;los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en una secuencia programada.Los accesos comienzan con el registro de un comando ACTIVO, al que sigue un comando de LECTURA o ESCRITURA.Los bits de dirección registrados coincidentes con el comando ACTIVO se utilizan para seleccionar el banco y la fila a acceder (BA0, BA1 seleccionan el banco; A0-A11 seleccionan la fila).Los bits de dirección registrados coincidentes con el comando READ o WRITE se utilizan para seleccionar la ubicación de la columna inicial para el acceso de ráfaga.

La SDRAM proporciona longitudes de ráfaga de LECTURA o ESCRITURA programables de 1, 2, 4 u 8 ubicaciones, o la página completa, con una opción de terminación de ráfaga.Se puede habilitar una función de precarga automática para proporcionar una precarga de fila autotemporizada que se inicia al final de la secuencia de ráfagas.

La SDRAM de 128 Mb utiliza una arquitectura canalizada interna para lograr un funcionamiento de alta velocidad.Esta arquitectura es compatible con la regla 2n de las arquitecturas de captación previa, pero también permite que la dirección de la columna se cambie en cada ciclo de reloj para lograr un acceso completamente aleatorio de alta velocidad.Precargar un banco mientras se accede a uno de los otros tres bancos ocultará los ciclos de precarga y proporcionará una operación de acceso aleatorio de alta velocidad sin inconvenientes.

La SDRAM de 128 Mb está diseñada para funcionar en sistemas de memoria de 3,3 V.Se proporciona un modo de actualización automática, junto con un modo de apagado y ahorro de energía.Todas las entradas y salidas son compatibles con LVTTL.

Las SDRAM ofrecen avances sustanciales en el rendimiento operativo de la DRAM, incluida la capacidad de ráfagas de datos sincrónicamente a una alta velocidad de datos con generación automática de direcciones de columna, la capacidad de intercalar entre bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada reloj. ciclo durante un acceso de ráfaga.

ÍNDICES ABSOLUTOS MÁXIMOS*

Voltaje en el suministro de VDD/VDDQ relativo a VSS ........................................... .. -1V a +4.6V

Voltaje en las entradas, NC o pines de E/S en relación con VSS .................................. ... -1V a +4.6V

Temperatura de funcionamiento, TA (comercial) ........................................... ...........0°C a +70°C

Temperatura de funcionamiento, TA (extendido; piezas IT) .......................................... -40 °C a +85 °C

Temperatura de almacenamiento (plástico).............................................. ................... -55°C a +150°C

Disipación de potencia ................................................ .................................................... ..... 1W

*Esfuerzos superiores a los enumerados en "Calificaciones máximas absolutas" pueden causar daños permanentes al dispositivo.Esta es solo una clasificación de estrés, y no se implica la operación funcional del dispositivo en estas u otras condiciones por encima de las indicadas en las secciones operativas de esta especificación.La exposición a condiciones de clasificación máxima absoluta durante períodos prolongados puede afectar la confiabilidad.

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