CD4049UBE Chip de circuito integrado CMOS TAMPONES/CONVERTIDORES HEXAGONALES

CD4049UB, CD4050B

Convertidores/búfer hexadecimal CMOS

Los dispositivos CD4049UB y CD4050B son búferes hexadecimales inversores y no inversores, respectivamente, y cuentan con conversión de nivel lógico usando solo un voltaje de suministro (VCC).El nivel alto de la señal de entrada (VIH) puede exceder el voltaje de suministro de VCC cuando estos dispositivos se usan para conversiones de nivel lógico.Estos dispositivos están diseñados para usarse como convertidores CMOS a DTL/TTL y pueden controlar directamente dos cargas DTL/TTL.(VCC = 5 V, VOL ≤ 0,4 V y LIO ≥ 3,3 mA).

El CD4049UB y el CD4050B están designados como reemplazos para el CD4009UB y el CD4010B, respectivamente.Debido a que el CD4049UB y el CD4050B requieren solo una fuente de alimentación, son preferibles al CD4009UB y al CD4010B y deben usarse en lugar del CD4009UB y el CD4010B en todas las aplicaciones de inversor, controlador de corriente o conversión de nivel lógico.En estas aplicaciones, el CD4049UB y el CD4050B son compatibles con los pines del CD4009UB y el CD4010B, respectivamente, y se pueden sustituir por estos dispositivos tanto en los diseños existentes como en los nuevos.El terminal No. 16 no está conectado internamente en el CD4049UB o CD4050B, por lo tanto, la conexión a este terminal no tiene consecuencias para la operación del circuito.Para aplicaciones que no requieren conversión de voltaje o corriente disipadora alta, se recomienda el inversor hexagonal CD4069UB.

Características

• Inversión CD4049UB

• CD4050B sin inversión

• Alta corriente de sumidero para conducir 2 cargas TTL

• Conversión lógica de alto a bajo nivel

• 100 % probado para corriente de reposo a 20 V

• Corriente de entrada máxima de 1 µA a 18 V en todo el rango de temperatura del paquete;100nA a 18V y 25℃

• Clasificaciones paramétricas de 5 V, 10 V y 15 V

Aplicaciones

• Convertidor hexadecimal CMOS a DTL/TTL

• Controlador CMOS “Sumidero” o “Fuente” de corriente

• Convertidor de nivel lógico alto a bajo CMOS

distribución de pines

Diagramas de bloques funcionales

Diagramas esquemáticos

Índices absolutos máximos

Tensión de alimentación (V+ a V-).......................-0.5V a 20V

Corriente de entrada de CC, cualquier entrada......................±10mA

Condiciones de operación

Rango de temperatura .........................-55 ℃ a 125 ℃

Información Térmica

Impedancia térmica del paquete, θ_JA(ver Nota 1):

Paquete E (PDIP) ..............................67 ℃/W

Paquete D (SOIC) ..............................73 ℃/W

Paquete DW (SOIC) ............................57 ℃/W

Paquete NS (SOP) .............................64 ℃/W

Paquete PW (TSSOP) ..........................108 ℃/W

Temperatura máxima de unión (paquete de plástico) .........150 ℃

Rango máximo de temperatura de almacenamiento...........65 ℃ a 150 ℃

Temperatura máxima del cable (10 s de soldadura) .............265℃

SOIC: solo sugerencias de plomo

PRECAUCIÓN: Las tensiones superiores a las enumeradas en "Clasificaciones máximas absolutas" pueden causar daños permanentes al dispositivo.Esta es una clasificación de estrés solamente y la operación del dispositivo en estas o cualquier otra condición por encima de las indicadas en las secciones operativas de esta especificación no está implícita.

NOTA: 1. La impedancia térmica del paquete se calcula de acuerdo con JESD 51-7.

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