PANTALLA PLANA del TRANSMISOR de IC del interfaz de DS90C385AMTX/NOPB LVDS UART 0,9 milímetros de altura
usb serial converter chip
,uart level shifter ic
PANTALLA PLANA del TRANSMISOR de IC LVDS del interfaz de IC LVDS del interfaz de DS90C385AMTX/NOPB UART
CARACTERÍSTICAS 1
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Ninguna secuencia de lanzamiento especial requerida entre el reloj/los datos y los pernos de /PD. Las señales entradas (reloj y los datos) pueden ser aplicadas tampoco antes o después de que se acciona el dispositivo.
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Espectro de extensión de la ayuda que registra hasta la modulación de frecuencia 100kHz y desviaciones de la extensión de centro o -5% del ±2.5% abajo de la extensión
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La característica “de la detección entrada del reloj” tirará de todos los pares de LVDS al punto bajo de la lógica cuando el reloj entrado está faltando y cuando el Pin de /PD es alto de la lógica
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18 a 87,5 megaciclos del cambio de ayuda del reloj
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Consumo de energía de Tx < 147="" mW="">
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Modo del poder-Abajo de Tx < 60="">
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Ayudas VGA, SVGA, XGA, SXGA (pixel dual),
SXGA+ (pixel dual), UXGA (pixel dual).
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El autobús estrecho reduce tamaño y coste del cable
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Producción de hasta 2,45 Gbps
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Hasta el ancho de banda 306.25Megabyte/sec
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345 milivoltio (tipo) balancean los dispositivos de LVDS para la EMI baja
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PLL no requiere ningún componente externo
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Obediente al estándar de TIA/EIA-644 LVDS
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Paquete de la ventaja TSSOP del perfil bajo 56
DESCRIPCIÓN 2
El DS90C385A es un perno para fijar el reemplazo compatible para DS90C383, DS90C383A y DS90C385. El DS90C385A tiene características adicionales y mejoras que le hacen un reemplazo ideal para DS90C383, DS90C383A y DS90C385. familia de transmisores de LVDS.
El transmisor de DS90C385A convierte 28 pedazos de los datos de LVCMOS/LVTTL en cuatro secuencias de datos de LVDS (diferencial de la baja tensión que señala). Un sincronizado en fase transmite el reloj se transmite paralelamente a las secuencias de datos sobre el quinto vínculo de LVDS. Cada ciclo del transmite pedazos del reloj 28 de los datos de entrada se muestrea y se transmite. En transmitir la frecuencia de reloj de 87,5 megaciclos, 24 pedazos de los datos del RGB y 3 pedazos de los datos de la sincronización y de control del LCD (FPLINE, FPFRAME, DRDY) se transmiten hasta una tasa de 612.5Mbps por el canal de datos de LVDS. Usando un reloj de 87,5 megaciclos, la producción de datos es 306.25Mbytes/sec. Este transmisor se puede programar para el estroboscópico del borde de levantamiento o el estroboscópico del borde que cae a través de un perno dedicado. Un borde de levantamiento o un transmisor del estroboscópico del borde que cae interoperará con un receptor de FPDLink del estroboscópico del borde que cae sin ninguna lógica de la traducción.
Este chipset es los medios ideales de solucionar los problemas del tamaño de la EMI y del cable asociados a los interfaces anchos, de alta velocidad de TTL con la ayuda de sincronización añadida del espectro separado.
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