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Pedazo 160-MSPS ADC de IC ADC ADC DUAL-CH 14 del convertidor de datos de ADS42JB46IRGCR

fabricante:
Fabricante
Descripción:
El convertidor de analógico a digital mordido entró 64-VQFN (9x9)
Categoría:
Chip CI de memoria Flash
Precio:
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Forma de pago:
Paypal, Western Union, TT
Especificaciones
Empaquetado:
Carrete
Peso de unidad:
0,008021 onzas
Fabricante:
Texas Instruments
Categoría de producto:
Conversores analógicos a digitales - ADC
Montaje de estilo:
SMD/SMT
Paquete/caso:
VQFN-64
Punto culminante:

dac integrated circuit

,

da converter chip

Introducción

Pedazo 160-MSPS ADC de IC ADC ADC DUAL-CH 14 del convertidor de datos de ADS42JB46IRGCR

Características 1

  • ADC en doble canal
  • resolución 14-Bit

  • Tarifa de reloj máxima: 160 MSPS

  • Interfaz en serie de JESD204B

    • – Subclase 0, 1, 2 obedientes

    • – Hasta 3,125 Gbps

    • – Ayuda de dos y del Cuatro-carril

  • Almacenador intermediario entrado análogo con la entrada de alta impedancia

2 usos

• Comunicación e infraestructura del cable
• Multi-portador, receptores celulares con varios modos de funcionamiento • Radar y órdenes de antena elegantes
• Radio de banda ancha
• Sistemas de la prueba y de medida
• Radios Software-definida y de la diversidad
• Microonda y receptores en doble canal de I/Q

• Repetidores
• Linearización del amplificador de potencia

  • Almacenador intermediario entrado flexible del reloj: Divide-by-1, -2, y -4

  • Entrada completa diferenciada: 2 VPP y 2,5 VPP (registro programable)

  • Paquete: 9 milímetros de × 9 milímetro QFN-64

  • Disipación de poder: 679 mW/Ch

  • Inquietud de abertura: 85 fS rms

  • Temblor interno

  • Aislamiento del canal: DB 100

  • Funcionamiento:

Descripción 3

El ADS42JB46 es una alto-linearidad, en doble canal, 14 - el pedazo, 160-MSPS, convertidor de analógico a digital (ADC). Este dispositivo apoya la interfaz en serie de JESD204B con tarifas de datos hasta 3,125 Gbps. La entrada análoga protegida proporciona la impedancia de entrada uniforme a través de una gama de frecuencia ancha mientras que minimiza la energía de muestreo y retención de la interferencia, así haciendo conduciendo entradas análogas hasta frecuencias muy altas de la entrada fácil. Un divisor de muestreo del reloj permite más flexibilidad para el diseño de la arquitectura del reloj de sistema. El dispositivo emplea algoritmos internos del temblor para proporcionar el rango dinámico falso-libre excelente (SFDR) sobre una gama de frecuencia grande de la entrada.

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