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La lógica programable ICS de SN74LVC74APWR accionó el D-tipo balanceos con 14-TSSOP claro y preestablecido -40 a 125

fabricante:
Fabricante
Descripción:
D-tipo 1 borde positivo 14-TSSOP (0,173", anchura del elemento de Flip Flop 2 del pedazo de 4.40m m)
Categoría:
Chip CI de memoria Flash
Precio:
Contact us
Forma de pago:
Paypal, Western Union, TT
Especificaciones
Tiempo de retraso de propagación:
6 ns
Corriente de salida de alto nivel:
- 24 mA
Corriente de salida baja:
24 mA
Voltaje de fuente - minuto:
1,65 V
Voltaje de fuente - máximo:
3,6 V
Montaje de estilo:
SMD/SMT
Introducción

La lógica programable ICS de SN74LVC74APWR accionó el D-tipo balanceos con 14-TSSOP claro y preestablecido -40 a 125

Características 1

  • Actúe a partir de 1,65 V a 3,6 V
  • Las entradas aceptan voltajes a 5,5 V

  • Tpd máximo de 5,2 ns en 3,3 V

  • VOLP típico (despedida de tierra de la salida) <0>

  • VOHV típico (aterrizaje corto) de la salida VOH >2VatVCC =3.3V, TA =25°C

  • El funcionamiento del cierre-Para arriba excede 250 mA por JESD 17

  • La protección del ESD excede JESD 22

    • – modelo del Humano-cuerpo 2000-V (A114-A)

    • – modelo del Cargar-dispositivo 1000-V (C101)


2 usos

  • Servidores

  • Médico, atención sanitaria, y aptitud

  • Infraestructuras de las telecomunicaciones

  • TV, set-top box, y audio

  • Prueba y medida

  • Transporte industrial

  • Infraestructura inalámbrica

  • Transferencia de la empresa

  • Impulsiones del motor

  • Automatización de fábricas y control


Descripción 3
Los dispositivos de SNx4LVC74A integran dos que el borde positivo accionó el D-tipo balanceos en un dispositivo conveniente.
El SN54LVC74A se diseña para 2.7-V a la operación de 3.6-V VCC, y el SN74LVC74A se diseña para 1.65-V a la operación de 3.6-V VCC.
Un bajo en la precolocación (PRE) o claramente (CLR) entra sistemas o reajusta las salidas, sin importar los niveles de las otras entradas. Cuando PRE y CLR están inactivos (alto), los datos en los datos (d) entran cumplir los requisitos del tiempo puesto se transfieren a las salidas en el borde positivo-que va del impulso de reloj. Registre accionar ocurre en un nivel voltaico y no se relaciona directamente con la época de subida del impulso de reloj. Después del intervalo del control-tiempo, los datos en la entrada de D pueden ser cambiados sin afectar a los niveles en las salidas.
Los datos I/Os y las entradas de control son sobretensión tolerante. Esta característica permite el uso de estos dispositivos para la abajo-traducción en un ambiente del mezclado-voltaje.
Información del dispositivo

NÚMERO DE PARTE

PAQUETE

TAMAÑO DE CUERPO (NOM)

SNJ54LVC74AFK

LCCC (20)

8,89 milímetros de × 8,89 milímetros

SNJ54LVC74AJ

CDIP (14)

19,56 milímetros de × 6,67 milímetros

SNJ54LVC74AW

CFP (14)

9,21 milímetros de × 5,97 milímetros

SN74LVC74AD

SOIC (14)

8,65 milímetros de × 3,91 milímetros

SN74LVC74ADB

SSOP (14)

6,20 milímetros de × 5,30 milímetros

SN74LVC74ANS

TAN (14)

10,30 milímetros de × 5,30 milímetros

SN74LVC74APW

TSSOP (14)

5,00 milímetros de × 4,40 milímetros

SN74LVC74ARGY

VQFN (14)

3,50 milímetros de × 3,50 milímetros

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Imagen parte # Descripción
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