LPC1765FBD100K Chip de circuito integrado IC Electronics 1.25A Regulador de conmutación de alta eficiencia

Microcontrolador ARM Cortex-M3 LPC1766 de 32 bits;Flash de 256 kB y SRAM de 64 kB con Ethernet, host/dispositivo/OTG USB 2.0, CAN, ADC de 12 bits y DAC de 10 bits

1. Descripción general

El LPC1766 es un microcontrolador basado en ARM Cortex-M3 para aplicaciones integradas que presenta un alto nivel de integración y bajo consumo de energía.El ARM Cortex-M3 es un núcleo de próxima generación que ofrece mejoras del sistema, como funciones de depuración mejoradas y un mayor nivel de integración de bloques de soporte.El LPC1766 funciona a frecuencias de CPU de hasta 80 MHz.La CPU ARM Cortex-M3 incorpora una canalización de 3 etapas y utiliza una arquitectura Harvard con buses de instrucción y datos locales separados, así como un tercer bus para periféricos.La CPU ARM Cortex-M3 también incluye una unidad interna de captación previa que admite la bifurcación especulativa.El complemento periférico del LPC1766 incluye 256 kB de memoria flash, 64 kB de memoria de datos, Ethernet MAC, dispositivo USB/Host/interfaz OTG, controlador DMA de propósito general de 8 canales, 4 UART, 2 canales CAN, 2 controladores SSP, SPI interfaz, 3 interfaces I 2C, interfaz I2S de 2 entradas más 2 salidas, ADC de 12 bits de 8 canales, DAC de 10 bits, PWM de control de motor, interfaz de codificador de cuadratura, 4 temporizadores de uso general, PWM de uso general de 6 salidas, ultra -RTC de baja potencia con suministro de batería independiente y hasta 70 pines de E/S de uso general.El LPC1766 es compatible con pines del microcontrolador basado en ARM7 LPC2366.

2. Características

„ Procesador ARM Cortex-M3, que funciona a frecuencias de hasta 80 MHz.Se incluye una unidad de protección de memoria (MPU) compatible con ocho regiones.„ Controlador de interrupción vectorial anidado (NVIC) integrado ARM Cortex-M3.„ Memoria de programación flash en chip de 256 kB.El acelerador de memoria flash mejorado permite un funcionamiento de alta velocidad de 80 MHz sin estados de espera.„ Programación en el sistema (ISP) y Programación en la aplicación (IAP) a través del software cargador de arranque en el chip.„ La SRAM en chip de 64 kB incluye: ‹ 32 kB de SRAM en la CPU con código local/bus de datos para acceso a la CPU de alto rendimiento.‹ Dos bloques SRAM de 16 kB con rutas de acceso separadas para un mayor rendimiento.Estos bloques SRAM se pueden usar para memoria Ethernet, USB y DMA, así como para instrucción de CPU de propósito general y almacenamiento de datos.

„ Controlador DMA de propósito general (GPDMA) de ocho canales en la matriz multicapa AHB que se puede usar con SSP, I2S, UART, los periféricos convertidores de analógico a digital y de digital a analógico, señales de coincidencia de temporizador y para memoria. transferencias a memoria.„ La interconexión de matriz AHB multicapa proporciona un bus separado para cada maestro AHB.Los maestros AHB incluyen la CPU, el controlador DMA de uso general, Ethernet MAC y la interfaz USB.Esta interconexión proporciona comunicación sin demoras de arbitraje.„ El bus APB dividido permite un alto rendimiento con pocas paradas entre la CPU y DMA.„ Interfaces seriales: ‹ Ethernet MAC con interfaz RMII y controlador DMA dedicado.‹ Dispositivo USB 2.0 de alta velocidad/host/controlador OTG con controlador DMA dedicado y PHY en chip para funciones de dispositivo, host y OTG.‹ Cuatro UART con generación de velocidad de transmisión fraccionaria, FIFO interno, compatibilidad con DMA y compatibilidad con RS-485.Un UART tiene E/S de control de módem y un UART tiene soporte para IrDA.‹ Controlador CAN 2.0B de dos canales.‹ Controlador SPI con comunicación síncrona, serial, dúplex completa y longitud de datos programable.‹ Dos controladores SSP con FIFO y capacidades multiprotocolo.Las interfaces SSP se pueden utilizar con el controlador GPDMA.‹ Dos interfaces de bus I2C que admiten el modo rápido con una velocidad de datos de 400 kbits/s con reconocimiento de direcciones múltiples y modo de monitor.‹ Una interfaz de bus I2C compatible con la especificación de bus I2C completa y el modo rápido más con una velocidad de datos de 1 Mbit/s con reconocimiento de direcciones múltiples y modo de monitor.

I Interfaz 2S (Inter-IC Sound) para entrada o salida de audio digital, con control de frecuencia fraccionaria.La interfaz I2S se puede utilizar con GPDMA.La interfaz I2S admite transmisión y recepción de datos de 3 y 4 cables, así como entrada/salida de reloj maestro.„ Otros periféricos: ‹ 70 pines de E/S de propósito general (GPIO) con resistencias pull-up/down configurables y un nuevo modo de operación de drenaje abierto configurable.‹ Convertidor de analógico a digital (ADC) de 12 bits con multiplexación de entrada entre ocho pines, tasas de conversión de hasta 1 MHz y múltiples registros de resultados.El ADC de 12 bits se puede utilizar con el controlador GPDMA.‹ Convertidor de digital a analógico (DAC) de 10 bits con temporizador de conversión dedicado y compatibilidad con DMA.‹ Cuatro temporizadores/contadores de propósito general, con un total de ocho entradas de captura y diez salidas de comparación.Cada bloque de temporizador tiene una entrada de conteo externa y soporte DMA.‹ Control de un motor PWM con soporte para control de motores trifásicos.‹ Interfaz de codificador de cuadratura que puede monitorear un codificador de cuadratura externo.‹ Un bloque PWM/temporizador estándar con entrada de conteo externo.‹ Reloj en tiempo real (RTC) con un dominio de potencia separado y un oscilador RTC dedicado.El bloque RTC incluye 64 bytes de registros de respaldo alimentados por batería.‹ Watchdog Timer (WDT) restablece el microcontrolador dentro de un período de tiempo razonable si ingresa en un estado erróneo.‹ Temporizador de pulsos del sistema, incluida una opción de entrada de reloj externo.‹ El temporizador de interrupción repetitiva proporciona interrupciones programadas y repetitivas.

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