M24C08-WMN6TP EEPROM de bus I²C serie de 16 Kbit, 8 Kbit, 4 Kbit, 2 Kbit y 1 Kbit

M24C08-WMN6TP EEPROM de bus I²C serie de 16 Kbit, 8 Kbit, 4 Kbit, 2 Kbit y 1 Kbit

RESUMEN DE CARACTERÍSTICAS

La interfaz serial I2C de dos hilos admite el protocolo de 400 kHz

Voltaje de suministro único: – 4,5 a 5,5 V para M24Cxx – 2,5 a 5,5 V para M24Cxx-W – 1,8 a 5,5 V para M24Cxx-R Entrada de control de escritura

ESCRITURA DE BYTE y PÁGINA (hasta 16 Bytes)

Modos de LECTURA ALEATORIA y SECUENCIAL

Ciclo de Programación Temporizado

Incremento automático de direcciones

Comportamiento ESD/Latch-Up mejorado

Más de 1 millón de ciclos de borrado/escritura

Más de 40 años de retención de datos

DESCRIPCIÓN RESUMIDA

Estos dispositivos de memoria programable borrable eléctricamente (EEPROM) compatibles con I2C están organizados como 2048/1024/512/256/128 x 8 (M24C16, M24C08, M24C04, M24C02, M24C01).

2C utiliza una interfaz serial de dos hilos, que comprende una línea de datos bidireccional y una línea de reloj.Los dispositivos llevan incorporado un código de identificación de tipo de dispositivo de 4 bits (1010) de acuerdo con la definición de bus I2C.El dispositivo se comporta como un esclavo en el protocolo I2C, con todas las operaciones de memoria sincronizadas por el reloj serie.Las operaciones de lectura y escritura se inician mediante una condición de inicio, generada por el bus maestro.La condición de inicio es seguida por un código de selección de dispositivo y un bit RW (como se describe en la Tabla 2), terminado por un bit de reconocimiento.

Al escribir datos en la memoria, el dispositivo inserta un bit de reconocimiento durante el noveno bit, siguiendo la transmisión de 8 bits del bus maestro.Cuando el maestro del bus lee los datos, el maestro del bus acusa recibo del byte de datos de la misma manera.Las transferencias de datos finalizan con una condición de parada después de un Ack para escritura y después de un NoAck para lectura.

Restablecimiento de encendido: VCC Lock-Out Write Protect

Para evitar la corrupción de datos y las operaciones de escritura inadvertidas durante el encendido, se incluye un circuito de reinicio de encendido (POR).En el encendido, el restablecimiento interno se mantiene activo hasta que VCC alcanza el valor de umbral POR, y todas las operaciones se desactivan; el dispositivo no responderá a ningún comando.De la misma manera, cuando VCC cae de la tensión de funcionamiento, por debajo del valor umbral POR, todas las operaciones se desactivan y el dispositivo no responderá a ningún comando.Se debe aplicar un VCC estable y válido (como se define en la Tabla 6 y la Tabla 7) antes de aplicar cualquier señal lógica.

SEÑAL DESCRIPCIÓN

Reloj en serie (SCL).Esta señal de entrada se utiliza para introducir y sacar todos los datos del dispositivo.En aplicaciones en las que los dispositivos esclavos utilizan esta señal para sincronizar el bus con un reloj más lento, el maestro del bus debe tener una salida de drenaje abierta y se puede conectar una resistencia pull-up desde el reloj serie (SCL) a VCC.(La figura 4 indica cómo se puede calcular el valor de la resistencia pull-up).Sin embargo, en la mayoría de las aplicaciones, este método de sincronización no se emplea, por lo que la resistencia pull-up no es necesaria, siempre que el bus maestro tenga una salida push-pull (en lugar de drenaje abierto).

Datos en serie (SDA).Esta señal bidireccional se utiliza para transferir datos dentro o fuera del dispositivo.Es una salida de drenaje abierto que se puede cablear en OR con otras señales de drenaje abierto o colector abierto en el bus.Se debe conectar una resistencia pull up desde Serial Data (SDA) a VCC.(La figura 4 indica cómo se puede calcular el valor de la resistencia pull-up).

Activación de chip (E0, E1, E2).Estas señales de entrada se utilizan para establecer el valor que debe buscarse en los tres bits menos significativos (b3, b2, b1) del código de selección de dispositivo de 7 bits.Estas entradas deben vincularse a VCC o VSS para establecer el código de selección de dispositivo.

Control de escritura (WC).Esta señal de entrada es útil para proteger todo el contenido de la memoria de operaciones de escritura inadvertidas.Las operaciones de escritura se deshabilitan en toda la matriz de memoria cuando el Control de escritura (WC) se establece en Alto.Cuando no está conectado, la señal se lee internamente como VIL y se permiten las operaciones de escritura.Cuando el control de escritura (WC) está en alto, los bytes de dirección y selección de dispositivo se reconocen, los bytes de datos no se reconocen.

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